Aposedge clk
Bnegedge clk
Cclk=’1’
Dclk=’0’
问题：
[单选题]在Verilog HDL语言中，时钟clk信号的下降沿可以表示为 A. p B. C. D.
Aposedge clk
Bnegedge clk
Cclk=’1’
Dclk=’0’
Aposedge clk
Bnegedge clk
Cclk=’1’
Dclk=’0’
答案解析：
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