ATestbench也是一个Verilog模块
BTestbench可以使用Verilog中的不可综合语句来产生输入激励
CTestbench本身不需要定义输入输出信号
DTestbench需要先综合再使用
问题：
[单选题]关于Testbench，以下说法错误的是
ATestbench也是一个Verilog模块
BTestbench可以使用Verilog中的不可综合语句来产生输入激励
CTestbench本身不需要定义输入输出信号
DTestbench需要先综合再使用
ATestbench也是一个Verilog模块
BTestbench可以使用Verilog中的不可综合语句来产生输入激励
CTestbench本身不需要定义输入输出信号
DTestbench需要先综合再使用
答案解析：
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