问题：
[多选题]下列Verilog HDL代码描述中，采用时钟信号clock上升沿和复位信号reset下降沿触发的是（ ）。
Aalways @ ( posedge clock, negedge reset ) if ( reset )
Balways @ ( posedge clock, negedge reset ) if ( ! reset )
Calways @ ( clock, reset ) if ( reset )
Dalways @ ( posedge clock or negedge reset ) if ( reset==0 )
答案解析：
您可能感兴趣的问题