学堂在线清华大学IC设计与方法(2021春)课后作业题答案
- 如果A=4'b0000, B=4'b0101, C=4'b0011, D=4'b0100, 请选出下面正确的选项 A 2021-03-09
- 如果A=8'b01001010, 则A<<2的结果是? A8'b00010010 B8'b00101000 C10'b00001 2021-03-09
- 请根据下列两条语句的执行情况判断结果out的值为? reg [7:0] out; out=4 2021-03-09
- 下面电路模块的输入矢量哪种表达方式是正确的? Ainput [3:0] A;B;C; Binput 2021-03-09
- 下面哪种代码执行后是与其他结果不一样的? 2021-03-09
- always@(a or b or x or c) begin x=a&b; x=c; y=x |b; end 最终y的值是什么 Ac| 2021-03-09
- always模块描述组合逻辑电路时,用阻塞赋值语句,描述时序逻辑电路时用非阻塞语 2021-03-09
- 在同一个always块中 A只能用阻塞赋值语句 B只能用非阻塞赋值语句 C两者均可 2021-03-09
- always @(posedge clk) begin if(!reset) 2021-03-09
- D触发器不可以实现以下哪种功能 A串并转换 B移位寄存器 C多路选择器 D并串 2021-03-09
- 下列哪种原件不具有记忆功能 A编码器 BD触发器 C计数器 DRS触发器 2021-03-09
- 时序逻辑电路的特点 A电路任何时刻输出只与当前输入有关 B电路任何时刻输出 2021-03-09
- 移位寄存器只能串行输出。 A错 B对 2021-03-09
- 以下Verilog代码中,在test模块中A2, B2, C2所对应的端口分别为? module comp 2021-03-09
- 以下Verilog代码中,and与门的延时为? `timescale 1ns/10ps module unit(out, 2021-03-09
- 判断以下Verilog代码片段,在modelsim软件里仿真时,out输出是否有正常的波形? m 2021-03-09
- 以下输出波形所对应的代码段中,空余部分所填写的时间对应的正确选项是? `time 2021-03-09
- 下面Verilog代码对应的输出波形为? `timescale 1ns/1ns module test; reg cl 2021-03-09
- A此代码实现的功能和课程原密码锁代码一样 B此代码实现的功能和课程原密码 2021-03-09
- 此代码综合后电路有几个D触发器 A2个 B3个 C4个 D5个 2021-03-09
- 此代码的结果和课程原密码锁代码结果 A完全一样 B完全不一样 C结果一样,但是 2021-03-09
- 下面器件中属于宏单元的有哪些? ARAM BRegister CAND DFIFO 2021-03-09
- 电路设计所能达到的时钟频率与哪些要素直接相关? AT(Clock-to-Q) B穿越组合逻 2021-03-09
- 降低电路的功耗,以下哪些措施是可行的? A降低电路的负载电容 B降低电路的电源 2021-03-09
- 综合过程的第一步是把我们的HDL的源代码映射到一个通用的工艺库上,这个工艺 2021-03-09