学堂在线清华大学数字超大规模集成电路设计(2020秋)章节测试题答案
- 已知一个由2级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有 2020-11-30
- 当一个正电平锁存器的数据在时钟下降沿之前变化,但不满足建立时间,会出现下列 2020-11-30
- 寄存器的输入数据在时钟沿之前一直为0,时钟沿之后变1,但0维持的时间小于该寄 2020-11-30
- 动态时序单元的记忆功能靠节点电容保存电荷实现。 2020-11-30
- 动态时序单元的主要优点有:() 2020-11-30
- 如果要实现一个下降沿触发的动态寄存器,那么下面电路图中(1)~(4)四处分别应该连 2020-11-30
- 数字系统中的时序约束只是关于电路中事件发生先后顺序的约束。 2020-11-30
- 下列关于数字大规模集成电路中时钟信号的分布网络的设计目标的表述正确的是 2020-11-30
- 已知一个由两级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有 2020-11-30
- 已知一个由两级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有 2020-11-30
- 已知一个由两级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有 2020-11-30
- 已知一个由两级上升沿触发的寄存器和一个组合逻辑路径组成的时序路径的所有 2020-11-30
- 下列哪个因素是造成时钟偏差的最主要原因() 2020-11-30
- 下列哪个因素是造成时钟抖动的最主要原因() 2020-11-30
- 时钟树的核心思想是 2020-11-30
- 下列技术在时钟网络布线中可以采用,来保障时钟信号质量的有() 2020-11-30
- 下列全加器中的进位输出逻辑表达式正确的是(),其中A,B,C分别是两个加数和进位 2020-11-30
- 对于一个组成N位加法器当中全加器电路来说,它的关键路径是() 2020-11-30
- 最高性能的N位加法器结构的延时与位数N之间是()关系 2020-11-30
- 请补全下面的全加器电路:(1)和(2)两处的信号应该是__________和__________。(注:反 2020-11-30
- 填空题:一个4位数和一个4位数相乘的二进制乘法器,其输出结果应是________位。 2020-11-30
- 基2的波兹编码可以把乘法器中的部分积数量减少到原来的() 2020-11-30
- 一个6x6的Booth变码保留进位加法(CSA)阵列乘法器中的最终相加加法器应该是一 2020-11-30
- 个体所有制企业的优点不包括 2020-11-30
- 下列哪些是公司制企业的优点 2020-11-30