学堂在线清华大学数字超大规模集成电路设计(2020秋)章节测试题答案
- 一个数字电路的平均功耗和下列哪些量成正比() 2020-11-30
- 在实际电路设计中为了减小整个芯片的短路电流功耗,通常要使得所有逻辑门的输 2020-11-30
- 避免组合逻辑的动态冒险有利于降低电路的功耗() 2020-11-30
- 一个输入为0的CMOS反相器的PMOS管存在哪些会引起静态功耗的漏电流() 2020-11-30
- 一个大扇入NAND门的静态功耗随着等于0的输入信号的数量增加而___ 2020-11-30
- 当一个逻辑门的电容以外部负载电容为主时,把它的尺寸放大2倍,以减小传播延时 2020-11-30
- 当一个电路的静态功耗不可忽略时,关于使它一次翻转消耗的总能量最小的电源电 2020-11-30
- 考虑下图电路,已知Cext与Cg1的比值等于4时,如果对给定的第二级反相器的尺寸系 2020-11-30
- 集成电路的互连线存在的寄生电容主要有_________电容和__________电容两种 2020-11-30
- 下列因素会影响一条导线的总的寄生电容的有____ 2020-11-30
- 数字集成电路中的寄生电感的影响主要考虑___线上的寄生。 2020-11-30
- 一条集成电路导线,当把它的宽度和长度同时扩大2倍它的总的寄生电阻不变。 2020-11-30
- 当导线延时超过逻辑门延时,信号翻转时间也比导线延时短是,应该采用下面哪种延 2020-11-30
- 信号经过长导线的传播延时和导线长度的__次方成正比? 2020-11-30
- 已知下图电路中反相器的等效驱动电阻等于10 ohm,它的本征电容可以忽略,被驱动 2020-11-30
- 通过对一条长导线插入中继器可以使得它的传播延时变成与导线长度的____次方 2020-11-30
- 下列情形中会使得存在电容串扰时受害信号线受到更大干扰的是_____ 2020-11-30
- 串扰对于数字电路来讲最大的危害是引起了信号延时的大幅波动,增加了电路延时 2020-11-30
- IR drop它会引起电路电源电压的波动 2020-11-30
- L di/dt效应主要由各个引脚的封装引线上的寄生电感引起。 2020-11-30
- 下述做法合理吗?在高速芯片设计中往往会加大时钟信号线和周围导线之间的间距 2020-11-30
- 芯片中通常把电源线和地线布线成纵横交错的网格状,以降低IR drop,其原理是() 2020-11-30
- 增加去耦电容可以抑制Ldi/dt效应,那么芯片内部去耦电容正确的放置方式是() 2020-11-30
- 随着工艺特征尺寸缩小芯片中的互连线的延时也在不断缩短。 2020-11-30
- 对一个有6层金属的集成电路工艺,在芯片设计时应该选用下列哪一层作为全局连 2020-11-30