学堂在线清华大学数字超大规模集成电路设计(2020秋)章节测试题答案
- 下图所示的NOR门下列两种情形所对应的开关阈值电压高的是____ 2020-11-30
- 下图所示的NOR门,当A=1, B=0,影响电路稳定性的噪声容限是_____A 2020-11-30
- 下图所示的NOR门哪种输入图形对应的开关阈值电压大?____ 2020-11-30
- 一个CMOS反相器的假设该反相器输出端翻转时的充电电阻和放电电阻是恒定的,充 2020-11-30
- 一个CMOS反相器它所驱动的外部负载电容远大于它自身的寄生电容(即不考虑反相 2020-11-30
- 一个CMOS反相器它所驱动的外部负载电容远小于它自身的寄生电容(即只考虑反相 2020-11-30
- CMOS反相器的传播延时随着电源电压升高而___ 2020-11-30
- 对称反相器的tpLH__________tpHL(=,<,>),PMOS和NMOS管尺寸比的工业界经验值 2020-11-30
- 分析下图所示的逻辑门,如果采用对称逻辑门设计,图中的几个晶体管尺寸系数应该 2020-11-30
- 复杂逻辑门的传播延时与它的输入图形无关。 2020-11-30
- 大扇入或非门的最大传播延时与它的扇入() 2020-11-30
- 真实逻辑门的延时与输入信号的翻转时间__, 与逻辑门的负载电容___。 2020-11-30
- 下列因素哪个不会影响一种给定逻辑门的本征延时()(注:不是归一化本征延时) 2020-11-30
- 逻辑门的努力延时随着门的尺寸系数增大而减小。 2020-11-30
- 一个对称的3输入NAND门的逻辑努力等于______ (写成分数形式) 如果上题中的3输 2020-11-30
- 逻辑努力和下列哪些因素有关() 2020-11-30
- 一个组合逻辑电路性能优化的目标是使得输入到输出的每条路径的延时都最短。 2020-11-30
- 通过复制电路的方式把关键路径上的分支结构去掉是一种能够缩短关键路径延时 2020-11-30
- 一条组合逻辑路径,调整各级门的尺寸系数使得路径延时最短时对应的条件是 2020-11-30
- 对于存在多管堆叠结构的大扇入逻辑门,应该把关键输入信号(最晚到达的信号)连接 2020-11-30
- 组合逻辑路径存在分支时会使得路径的延时___ 2020-11-30
- 对于一条逻辑级数可变的逻辑路径,为了减小路径延时,通常将每级门的门努力设为 2020-11-30
- 考虑如下3种6输入静态互补CMOS的AND门(标准反相器Wp/Wn=2,自载系数=1)。算一算 2020-11-30
- 多选择题:芯片的功耗会影响下列哪些系统指标() 2020-11-30
- 一个逻辑门输出从低电平向高电平翻转的过程中存在___动态功耗,从高电平向低 2020-11-30